光纖通信系統(tǒng)二次開發(fā)實(shí)驗(yàn)

設(shè)計(jì)性實(shí)驗(yàn)

一、實(shí)驗(yàn)?zāi)康模?/span>

1.掌握“Quartus II 4.0”中程序的編寫、編譯以及仿真的方法。

2.掌握FPGA程序下載的方法。

3.掌握pn序列產(chǎn)生及相應(yīng)編譯碼的基本方法。

二、實(shí)驗(yàn)內(nèi)容：

1.在“Quartus II 4.0”中編寫產(chǎn)生pn序列的程序。然后，編譯和仿真。

2.將程序下載到FPGA中，然后進(jìn)行驗(yàn)證。

三、實(shí)驗(yàn)儀器：

1.光纖通信實(shí)驗(yàn)系統(tǒng)1臺。

2.JTAG下載線1根。

3.電腦1臺。

4.示波器1臺。

四、實(shí)驗(yàn)原理：（以PN序列為例）

程序輸入輸出口定義：

輸入口：clk    pn序列時鐘輸入。

clr   上電復(fù)位端。

輸出口：pnq   pn序列輸出口。

pn序列模塊圖形如圖1所示。

圖1 pn序列模塊圖

程序設(shè)計(jì)要求：

1.pn序列輸出信號要與其時鐘上跳沿對齊。參考波形如圖2所示：

圖2  pn序列輸出信號波形圖

2.產(chǎn)生7位8Kbit/s的pn序列。

3.記錄下pn序列的波形。

程序設(shè)計(jì)提示：

1.clr端是用來初始化程序內(nèi)部寄存器的狀態(tài)的，在上電的瞬間，在這個端口會出現(xiàn)一個下跳沿。此后，該端口一直保持低電平的狀態(tài)。其波形如圖3所示：

圖3 clr端口波形圖

clr端在電端和光端FPGA都有專門的定義的引腳，可以參見附錄一。

五、實(shí)驗(yàn)注意事項(xiàng)：

1.在連接JTAG下載線時，JTAG下載線有紅色的一邊靠左，然后插入實(shí)驗(yàn)系統(tǒng)的程序下載斷口。

2.程序下載到FPGA中可以馬上使用，不能斷電，斷電后下載的程序會丟失。

六、實(shí)驗(yàn)步驟：

1.在電腦上運(yùn)行“Quartus II 4.0”。

2.用VHDL語言或者用畫圖的方式編寫產(chǎn)生pn序列的程序。

3.編譯程序并進(jìn)行仿真。然后，分配好管腳。

4.關(guān)閉實(shí)驗(yàn)系統(tǒng)電源。然后，用JTAG下載線連接電腦的并口和實(shí)驗(yàn)系統(tǒng)的程序下載口J601。

5.打開系統(tǒng)電源。將程序下載到FPGA中，然后用示波器觀察相應(yīng)的測試點(diǎn)。

七、實(shí)驗(yàn)報(bào)告：

1.描述pn序列產(chǎn)生及編譯碼的方法。

2.記錄相關(guān)測試點(diǎn)的波形并與仿真結(jié)果相比較。

3.用VHDL語言編寫一程序產(chǎn)生相應(yīng)的結(jié)果。